I ricercatori del NIST hanno aperto la strada a un processo che semplifica drasticamente la fabbricazione del tipo di caratteristiche di microchip su nanoscala che potrebbero presto costituire la base di un computer quantistico, tra le altre applicazioni.
Invece dei tradizionali bit di computer 1 o 0 memorizzati sotto forma di cariche elettriche, le informazioni quantistiche vengono archiviate e manipolate sotto forma di bit quantistici (qubit), che può avere più valori contemporaneamente. Un candidato qubit molto promettente è un singolo atomo di elementi come il fosforo (P) sepolto nel silicio-28 ultrapuro.
Questi atomi possono essere posizionati con precisione utilizzando un microscopio a effetto tunnel (STM), uno strumento di laboratorio da lavoro ampiamente disponibile per gli scienziati che potrebbero non avere accesso ad altri strumenti di nanofabbricazione complessi.
L'utilizzo di un STM per la fabbricazione di qubit richiede collegamenti elettrici ai qubit P e depositi simili a fili inferiori a 1/100 della larghezza di un capello umano. Fino ad ora, ciò è stato generalmente possibile solo utilizzando disparati, strumenti complicati e costosi, il cui costo può facilmente superare i 10 milioni di dollari, e utilizzando oneroso, procedure di allineamento una tantum per coordinare i diversi passaggi e individuare i qubit.
"Stiamo prendendo quello che ora è un processo complesso e in qualche modo esoterico e lo stiamo semplificando in modo che sia drammaticamente più facile ed efficiente da realizzare, " ha affermato il ricercatore del NIST Josh Pomeroy, che con i colleghi riportano il loro lavoro in Nature Scientific Reports. "Migliora l'accessibilità e la producibilità a lungo termine attraverso la standardizzazione ed è meglio allineato con i processi industriali consolidati".
I componenti critici che formano i qubit sono gli atomi di P – che agiscono come un metallo nel silicio – le cui posizioni sono determinate dall'STM prima di essere sigillate con un rivestimento protettivo di silicio cristallino. Nel metodo convenzionale, i ricercatori in genere effettuano contatti elettrici con i depositi sepolti dopo che il chip è stato sigillato, utilizzando un metodo chiamato litografia a fascio di elettroni (un processo difficile e costoso) per tagliare i canali nello strato esterno e definire i fili metallici. Ma prima devono localizzare con precisione i depositi sepolti, un processo faticoso e lento.
"Il problema è che ora hai, da qualche parte su questo chip, una caratteristica sulla scala di un micrometro [un milionesimo di metro] sui 40 del chip, 000, 000 micrometri quadrati [4 mm x 10 mm] superficie, " disse Pomeroy. "E, essenzialmente tutto è silicio. È come cercare di trovare un ago specifico in un enorme pagliaio di aghi. Primo, devi individuare il deposito tramite la scansione "forza bruta", quindi registrare la sua posizione in riferimento a qualche altra caratteristica del chip, e, finalmente, disegnare un modello personalizzato che collega i depositi."
Il metodo pionieristico del NIST crea all'inizio modelli di fili di P su interi wafer di silicio, utilizzando un metodo di "impianto" standard del settore per posizionare i cavi di interconnessione molto prima di qualsiasi modello STM. Ogni wafer viene quindi tagliato in centinaia di chip utilizzati per il lavoro STM, migliorando sostanzialmente l'efficienza. Con i depositi di P su larga scala già in atto, il chip viene caricato nell'STM, preparato, e la sua superficie è ricoperta da uno strato uniforme di atomi di idrogeno. I segni guida fatti durante la fase di impianto portano l'STM nella giusta posizione sul chip.
"Quando portiamo per la prima volta la punta STM al campione, "Pomeroy ha detto, "siamo subito nel codice postale giusto. E poi, utilizzando le capacità di imaging di STM, possiamo "vedere" direttamente l'impianto, regioni elettricamente attive. Così, quando disegni il modello, sai esattamente dove si trovano i cavi e ti colleghi direttamente a loro."
La punta STM traccia percorsi tra la P impiantata e altre caratteristiche rimuovendo gli atomi di idrogeno per creare un modello litografico. Con il modello stabilito, la superficie è esposta alla fosfina, un composto fosforo-idrogeno, e riscaldato in modo che solo P rimanga indietro nel modello, formando punti quantici e nanofili la cui dimensione può variare da 100 nm fino a un singolo atomo. Per preservare e misurare il dispositivo, uno strato di Si cristallino si deposita su tutto il sistema. Poiché l'STM ha già collegato le nano-funzioni ai fili impiantati più grandi, non sono necessarie ulteriori informazioni per completare il contatto elettrico, che viene eseguito con un semplice passaggio che aggiunge metallo a posizioni predefinite.
Per sviluppare il nuovo metodo, Scienziati e collaboratori del NIST presso l'Università del Maryland, College Park doveva risolvere un problema di due esigenze in competizione. Diversi fili dovevano essere vicini tra loro per essere raggiunti con l'STM, ma non collegato elettricamente. Per scoprire un equilibrio, avevano bisogno di comprendere e modellare l'effetto del riscaldamento sui depositi impiantati durante la fabbricazione del chip. Tipicamente, I substrati di Si sono preparati per STM mediante riscaldamento "flash" a oltre 1200°C per circa un minuto, che può causare una notevole diffusione dell'impianto. La diffusione può causare la fusione di fili molto vicini tra loro.
"Quando abbiamo proposto per la prima volta il concetto, "Pomeroy ha detto, "molte persone avevano idee di ogni tipo sul perché non avrebbe funzionato, su cui eravamo tutti d'accordo. Ma ci abbiamo provato lo stesso, e ha trovato un modo per farlo funzionare. Prima, avevi bisogno di un sacco di attrezzature altamente sofisticate e di una tecnica ardua per fabbricare chip di questo tipo. Ora, un professore con un sistema STM e un paio di studenti laureati possono entrare in gioco. Ciò dovrebbe accelerare il ritmo della scoperta in questo campo altamente promettente".
Questa storia è stata ripubblicata per gentile concessione del NIST. Leggi la storia originale qui.
