I transistor su scala nanometrica sono richiesti per circuiti digitali efficienti e la polarizzazione di ciascun dispositivo è fondamentale. Queste stringenti condizioni di polarizzazione possono essere allentate ottenendo valori precisi delle tensioni di soglia del transistor. Ciò porta a stati logici più tolleranti al rumore elettrico.

Per soddisfare i requisiti di consumo energetico ridotto, i transistor ad effetto di campo (FET) CMOS sono fabbricati in modo tale da funzionare in modalità di potenziamento (E), ovvero non vi sono portatori di carica liberi nel canale con tensione di gate pari a zero. D'altra parte, i transistor in modalità di esaurimento (D) hanno correnti più elevate rispetto alla modalità di potenziamento a causa dell'ampia densità di portatori di carica.

A differenza delle applicazioni di commutazione del FET, per le applicazioni ad alta frequenza, lo stato off del FET non è un requisito obbligatorio. Infatti, la presenza di un canale a polarizzazione di gate zero è vantaggiosa per ottenere elevata transconduttanza a tensioni inferiori. Per i FET Si, ​​le modalità di potenziamento o deplezione sono state determinate nella fase di fabbricazione del drogaggio con impiantazione ionica. Tuttavia, è difficile implementare questa soluzione per la nuova generazione di materiali sottili come semiconduttori organici e materiali 2D.

Secondo una nuova ricerca pubblicata su ACS Applied Electronic Materials , scegliendo una particolare funzione di lavoro per un metallo di gate, le tensioni di soglia dei FET di tipo p possono essere modificate da valori negativi a positivi, ovvero una commutazione selettiva tra la modalità di potenziamento e la modalità di svuotamento.

I ricercatori hanno fabbricato sperimentalmente i FET con vari elettrodi metallici di gate aventi diverse funzioni di lavoro. Lo spessore dell'allumina dielettrica era di soli 5 nm. A causa di questa breve separazione tra il metallo del gate e il canale semiconduttore organico di tipo p, si verificava un'interazione elettrostatica tra loro anche senza l'applicazione di tensione esterna. Quando si utilizza un metallo con funzione a basso lavoro come l'alluminio (4,4 eV), il FET funziona in modalità di miglioramento.

Per i metalli di gate ad alta funzione come l'oro (5,0 eV), un certo numero di fori viene indotto nel canale con tensione di gate pari a zero. Ciò porta ad una buona quantità di corrente, nota come funzionamento in modalità di esaurimento.

Per confermare questa osservazione sperimentale, i ricercatori hanno eseguito simulazioni del dispositivo TCAD. Le simulazioni hanno prodotto grafici di contorno a colori della densità dei fori indotti. Questo tipo di abbinamento dei risultati sperimentali e di simulazione sono molto importanti dal punto di vista tecnologico e della produzione su larga scala.

L'autore principale, il dottor Abhay Sagade dello SRMIST, India, ha rivelato che gli effetti osservati sono profondi per spessori dielettrici sottili come quelli inferiori a 10 nm. Per spessori maggiori, i FET rimangono in modalità di miglioramento anche per i metalli di gate con elevata funzione di lavoro.

Questo concetto può essere facilmente estendibile a qualsiasi materiale sottile organico, inorganico e 2D di nuova generazione. Utilizzando questo metodo, dovrebbe essere possibile fabbricare dispositivi e circuiti logici e oscillatori digitali più compatti, accurati e riconfigurabili. Inoltre, gli OFET in modalità D con correnti migliorate possono essere utilizzati in modo efficiente per applicazioni ad alta frequenza.

Ciò ha enormi implicazioni anche per i futuri dispositivi quantistici e le applicazioni tecnologiche che utilizzano dispositivi sensibili di piccole dimensioni.

Ulteriori informazioni: Abhay A. Sagade, Funzionamento selettivo delle modalità di potenziamento e deplezione di transistor a effetto di campo su scala nanometrica, Materiali elettronici applicati ACS (2024). DOI:10.1021/acsaelm.3c01825

Fornito dall'SRM Institute of Science and Technology